Propiedades del producto:
ESCRIBE | DESCRIBIR |
categoría | circuito integrado (CI) Incrustado Sistema en chip (SoC) |
fabricante | AMD Xilinx |
serie | Zynq®-7000 |
paquete | bandeja |
Estado del producto | En venta |
estructura | MCU,FPGA |
Procesador central | ARM® Cortex®-A9 MPCore™ de doble núcleo con CoreSight™ |
Tamaño de la memoria flash | - |
Tamaño de RAM | 256 KB |
dispositivo periférico | DMA |
Capacidad de conexión | Bus CAN, EBI/EMI, Ethernet, IC, MMC/SD/SDIO, SPI, UART/USART, USB OTG |
velocidad | 667 MHz |
Atributos principales | Artix™-7 FPGA, unidad lógica de 85K |
Temperatura de trabajo | -40°C ~ 100°C (TJ) |
Paquete/carcasa | 484-LFBGA,CSPBGA |
Paquete de dispositivo del proveedor | 484-CSPBGA(19x19) |
número de E/S | 130 |
Número de producto básico | XC7Z020 |
Entorno y clasificación de exportaciones:
ATRIBUTO | DESCRIBIR |
Estado RoHS | Cumplir con la especificación ROHS3 |
Nivel de sensibilidad a la humedad (MSL) | 3 (168 horas) |
REACH estado | Productos fuera de REACH |
ECCN | 3A991D |
HTSUS | 8542.39.0001 |
Arquitectura de primera generación del SoC Zynq-7000:
La familia Zynq®-7000 se basa en la arquitectura Xilinx SoC.Estos productos integran un sistema de procesamiento (PS) basado en ARM® Cortex™-A9 de doble núcleo o de un solo núcleo rico en funciones y lógica programable (PL) Xilinx de 28 nm en un solo dispositivo.Las CPU ARM Cortex-A9 son el corazón de la PS y también incluyen memoria en chip, interfaces de memoria externa y un amplio conjunto de interfaces de conectividad periférica.Sistema de procesamiento (PS) Unidad de procesador de aplicaciones (APU) basada en ARM Cortex-A9 • 2,5 DMIPS/MHz por CPU • Frecuencia de CPU: hasta 1 GHz • Compatibilidad con multiprocesadores coherentes • Arquitectura ARMv7-A • Seguridad TrustZone® • Instrucción Thumb®-2 conjunto • Arquitectura del entorno de ejecución Jazelle® RCT • Motor de procesamiento de medios NEON™ • Unidad de punto flotante vectorial (VFPU) de precisión simple y doble • CoreSight™ y Program Trace Macrocell (PTM) • Temporizador e interrupciones • Tres temporizadores de vigilancia • Un temporizador global • Dos contadores de temporizador triple Cachés • 32 KB de nivel 1 de 4 vías de instrucciones y cachés de datos asociativos por conjuntos (independientes para cada CPU) • 512 KB de caché de 8 vías asociativos por conjuntos de nivel 2 (compartido entre las CPU) • Compatibilidad con paridad de bytes Memoria en chip • ROM de arranque en chip • 256 KB de RAM en chip (OCM) • Compatibilidad con paridad de bytes Interfaces de memoria externa • Controlador de memoria dinámica multiprotocolo • Interfaces de 16 o 32 bits para DDR3, DDR3L, DDR2 o Memorias LPDDR2 • Compatibilidad con ECC en modo de 16 bits • 1 GB de espacio de direcciones usando singrango de memorias de 8, 16 o 32 bits de ancho • Interfaces de memoria estática • Bus de datos SRAM de 8 bits compatible con hasta 64 MB • Compatibilidad con flash NOR paralelo • Compatibilidad con flash NAND ONFI1.0 (ECC de 1 bit ) • SPI de 1 bit, SPI de 2 bits, SPI de 4 bits (SPI cuádruple) o dos SPI cuádruples (8 bits) serie NOR flash Controlador DMA de 8 canales • Memoria a memoria, memoria a Compatibilidad con transacciones periféricas, de periférico a memoria y de dispersión-recopilación Periféricos de E/S e interfaces • Dos periféricos MAC Ethernet de tres velocidades 10/100/1000 compatibles con IEEE Std 802.3 e IEEE Std 1588 revisión 2.0 • DMA de dispersión-recopilación capacidad • Reconocimiento de 1588 rev.2 marcos PTP • Interfaces GMII, RGMII y SGMII • Dos periféricos USB 2.0 OTG, cada uno compatible con hasta 12 terminales • Núcleo IP de dispositivo compatible con USB 2.0 • Admite sobre la marcha, alta velocidad, velocidad completa y baja modos de velocidad • Host USB compatible con Intel EHCI • Interfaz PHY externa ULPI de 8 bits • Dos interfaces de bus CAN compatibles con CAN 2.0B completos • Cumple con los estándares CAN 2.0-A y CAN 2.0-B e ISO 118981-1 • Interfaz PHY externa • Dos SD Controladores compatibles con /SDIO 2.0/MMC3.31 • Dos puertos SPI full-duplex con tres selecciones de chip periférico • Dos UART de alta velocidad (hasta 1 Mb/s) • Dos interfaces I2C maestra y esclava • GPIO con cuatro bancos de 32 bits , de los cuales se pueden usar hasta 54 bits con PS I/O (un banco de 32b y un banco de 22b) y hasta 64 bits (hasta dos bancos de 32b) conectados a la Lógica Programable • Hasta 54 bits E/S multiplexadas (MIO) para asignaciones de pines periféricos Interconexión • Conectividad de gran ancho de banda dentro de PS y entre PS y PL • Basado en ARM AMBA® AXI • Compatibilidad con QoS en críticosl masters para latencia y banda.